FPGA 的高速電路PCB設計

簡介

• 背板是一種典型的用於系統內彙集所有電子模組的物理互連的方式。
• 複雜的系統依靠背板上的連線、走線和連接器來處理大量的高速資料。
• 多個背板模組之間的通信受到諸如連接器、走線長度、過孔和終端等部件的阻抗、電容以及電感參數的影響。
• 設計高性能分散式負載背板的一個極為重要的因素是要瞭解如何進行設計來保證良好的信號完整性。

本技術說明介紹了幾種拓撲連接結構間的基本區別。

• 說明了在背板設計時需要考慮到的各種問題，並重點討論了通過背板以點對點的傳輸線方式進行連接時的關鍵問題。
• 包括印刷電路板走線結構、過孔、器件封裝和背板連接器等方面。我們還為設計師們提供了一份印刷電路板設計的檢查清單。
• 給出了針對某些特定頻率的討論和指導。
• 本文檔還討論了FPGA 產品線及其 SERDES 高速背板介面。
• 這些介面通過 CML 差分緩衝介面提供高速串列資料流程。

背板拓撲結構和概述

目前背板的系統互連拓撲結構主要有三種。它們分別是:

• 多點對多點
• 一點對多點
• 點對點。

傳統系統使用多點對多點 / 一點對多點連接的拓撲結構，為帶有單個網路 （節點）的多個器件提供有效的互連和通信，如圖 1 所示。

圖 1: 多點對多點背板結構

然而，這種網路結構有嚴格的資料速率限制。每個網路在卡與背板連接的節點上會有 T 型結構或者分支結構。

• 這些T 型結構會導致背板上信號路徑傳輸線的不連續和不匹配。
• 結果就會在高速傳輸時，卡與背板介面上都有大反射信號。
• 這些反射信號會來回傳送，持續較長的時間，在高速傳輸的情況下嚴重降低了信號的完整性。
• 通常要等所傳輸資料的每個位元的反射信號逐漸衰減後，才能實現可接受的信號通信。
• 這大大限制了通信速率。

因此，多點對多點和一點對多點的拓撲結構的速率極限一般都低於 100 Mbps。

由於實際走線長度和卡的插槽的增加，該速度極限很容易 就會低於 10 Mbps。

點對點的互連拓撲結構消除了上面所述的信號路徑的分支。

消除了所產生的信號反射，從而大大提高了最大的資料速率。

通過周詳的設計考慮，這種背板互連可用于資料速率高達 3 Gbps 甚至更高的通信。

 

這種方法的缺點是增加了背板走線和卡上埠的介面數。

一個多點連接的背板上 n 個插卡互連的網路，必須使用 n（n-1）個單向點對點的連接來代替。每個插卡必須提供 n-1 個發送和 n-1 個接收埠，用於整個系統的互連。

例如：一個四塊印刷電路板的系統的全互連如圖 2 所示。

圖 2: 四個插卡的點對點互連系統

每個插卡必須提供 3 個發送器和 3 個接收器埠。

每條帶箭頭的線代表一個點對點的背板網路。

如今的通信設備設計已經呈現對於印刷電路板之間更高頻寬互連的需求。

快速發展的 IC 技術，隨著其擁有數十億位元的處理和驅動能力，點對點的背板拓撲結構成為了許多當今新型硬體系統的理想選擇。

這種拓撲結構對於串列和並行的資料結構都提供支援。

萊迪思半導體公司日前推出多款具有多個埠的 IC 產品，每個埠可實現高達 Gbps 的背板驅動能力。這些器件將在後文中進行介紹。

本文的稍後部分將側重討論點對點背板互連的印刷電路板設計。

點對點背板信號路徑結構

典型的點對點拓撲結構採用了簡單、單路徑互連結構，從一塊卡的發送器件通過背板，傳輸到另一塊卡的接收器件。

這樣一個互連的實際物理路徑如圖 3 所示。

圖 3: 互連的實際物理結構

點對點互連單元都是串列連接的，並提供一個單一的信號路徑。每個單元可以被認為是一個傳輸線區段。理想情況下，通過控制和匹配每個傳輸線區段的特性阻抗，可創建一條一致的電子信號路徑。然後信號可以沿路徑傳播，而不會發生信號反射。在接收器件輸入端添加一個終端電阻，其大小等於傳輸線的特性阻抗，這樣可以實現發送器和接收器之間最大頻寬的無失真資料連接通道。

圖 3 中的每個單元都可以被分解成若干個子單元。

例如：對信號路徑影響最大的印刷電路板傳輸線部分，包括的子單元有：金屬走線、絕緣層、接地層和 （層間）過孔。每個子單元都是信號路徑的重要組成部分，並且如果沒有妥善的設計，可能導致電子信號路徑的不連續性和信號反射。

圖 3 中的單元和子單元的設計問題，將在下文中的幾個章節進行討論。

差分信號的優點

關於使用差分信號互連方案的系統的優勢，在電子設計的各個領域都是眾所周知的。這些優勢對於高頻寬、高密度，同時需要極低錯誤率的資料連結的硬體系統來說是非常重要的。差分信號可以不受共模雜訊的影響，而共模雜訊在大多數應用系統中廣泛存在。例如，使用差分信號避免了傳統的 “ 地反彈 ” 的雜訊問題，這正是許多使用單端介面的高密度 IC 所面臨的問題。差分信號也提供了更高的雜訊容限，從而使數位鏈路的位元錯誤率更低。隨著由於需要支援更高的頻寬，信號的邊沿速率隨之提高，印刷電路板設計還需要為板上的電感耦合電流提供返回回路。因為電流仍然是局部性的，差分信號有助於減少這個感應電流引起的 “ 反彈 ”。這是因為差分對的一端是吸入電流而另一端是源電流，從而從根本上消除了感應電流的影響。差分信號互連方法應被用於所有關鍵的高速互連。

電路板設計實踐

差分走線設計

• 阻抗受控的差分信號走線對有許多種不同的配置方式。下面是最常見的四種方式。

圖 4: 邊緣耦合的微帶方式 （表面走線）

5: 邊緣耦合的帶狀線方式 （夾在兩個參考平面之間）

圖 6: 偏置的邊緣耦合帶狀線方式 （同圖 5，但是並不夾在兩個參考平面正中間）

圖 7: 寬邊耦合的帶狀線方式 （又叫雙帶狀線）

• 100 歐姆的特性阻抗已成為互連應用差分線的行業標準值。這個阻抗值更加適合於印刷電路板結構和需要控制傳輸線阻抗的其它元件設計。
• 100 歐姆差分線可由兩根等長的 50 歐姆的單端線組成。
• 當兩根走線非常接近時 （如圖 4 至圖 7 所示），走線間的磁場耦合減小了走線的差模阻抗，為了保證 100 歐姆的差分阻抗，必須稍稍減小走線的寬度。所以， 100 歐姆走線耦合差分對的每根走線的共模阻抗必須稍大於 50 歐姆。
• 使用耦合的走線對實現 100 歐姆差模阻抗，意味著單端阻抗 Z0 的範圍為 53 至 60 歐姆，耦合係數通常為 1-15％。
• 共模阻抗 Z0 和差模阻抗 Zdiff 的關係可由以下運算式得到：Zdiff = 2 Z0 (1 - k)/(1 + k)，其中 k 是走線耦合係數。
• 50 歐姆的接地電阻通常用來最終連接 100 歐姆的差分走線對。它提供了理想的差分線終端，這對於使用差分信號的資料連結來說是最重要的。在共模模式下少許阻抗不匹配影響不大。通常只有雜訊和串擾信號會出現在共模模式中。

共模雜訊抑制

• 為了防止共模雜訊轉換為差分模式雜訊，需要保證差分對的對稱性。只要差模與共模保持相對的正交，共模方式中反射和阻抗不匹配就不會影響差模方式的性能。
• 回路是指信號路徑及返回路徑間的區域。對差分走線，信號通過一根走線而從另一根走線返回。因此，回路區域取決於走線的距離可以有多近。如果我們關心電磁干擾（EMI）的發射和接收的話，這也是考慮回路區域的主要原因，我們必須將走線安排的盡可能的接近。走線安排的越靠近，回路區域將會越小，那麼電磁干擾也會越少。
• 差分信號的優點之一就是獲得的良好的信噪比。當正極性的信號在一條信號線上傳輸時，另一條信號線上則傳輸負極性的信號，反之亦然。由於差分電路的工作取決於兩個信號線 （它們的信號等值而反向）上信號之間的差值，得到的信號就是任何一個單端信號的兩倍大小。接收器件的理想共模抑制是接收器件只回應兩條走線間信號電平的差異。由於雜訊通常是共模的，因而不會被接收器件接收，從而保持了差分信號的高信噪比。
• 為了有良好的共模雜訊抑制，非常重要的是出現在兩根走線上的雜訊都相等。也就是說，如果雜訊耦合到一根走線，相同大小的雜訊必須也耦合到另一根走線上。那麼接收電路的共模抑制能力將確保其不受雜訊影響。但是，如果耦合到一根走線上的雜訊比另一根更大，則這個差值會作為一個差分模式信號進入接收器，從而被放大。確保任何雜訊都相同地耦合到兩根走線的方法是將兩根走線安排得盡可能的接近。這樣，他們都會處於相同的雜訊環境下。
• 印刷電路板走線的阻抗計算

過去，印刷電路板走線的特性阻抗的計算是一個複雜、容易出錯的過程，涉及複雜的計算和近似。可用諾模圖和簡化後的方程式來簡化設計過程，但往往是不準確的。最準確的可用方法是一個解場方程的程式 （通常是 2D 的，有時 3D），考慮使用有限元法，在實際印刷電路板的佈線情況下，直接解 Maxwell 方程。這種模擬可以在帶有時域反射計 （TDR）測量器件的硬體上進行。

• 一個 2D 場方程求解程式的示例是 Polar Instruments 的 Si6000b 程式。它有共用的軟體試用版，可下載到工作站用於評估和測試。
• 即使使用場方程求解程式，阻抗計算仍有其不確定性，如典型 FR4 材料生產時玻璃纖維、其浸潤程度和環氧樹脂膠合等導致的等效介質常數差異。 FR4 的平均介質常數在 4.2 到 4.5 之間，具體取決於材料、具體位置和組建方法。
• 印刷電路板的阻抗驗證取決於典型銅線的實際長度的測量。一些生產商在印刷電路板上附加了一個測試部分，稱之為 “coupon”，它是印刷電路板上的長方形測試區域，有可與 TDR 設備測試探頭相連使用的引腳。由於生產中一些不可知的原因導致銅走線的過度腐蝕，從而導致錯誤的阻抗特性。利用 “coupon” 我們就可以監控生產品質以避免此類問題。
• 印刷電路板走線阻抗計算示例

我們用一對 0.006 英寸寬， 1/2 盎司銅厚，間距為 0.01 英寸， FR4 材料作襯底，離地線層 0.005 英寸 （微帶方式）的差分信號走線的差分阻抗計算作為例子，銅的厚度 T 為 0.7/1000 英寸。圖 8 顯示了各參數。注意這裡我們採用的是前面提到的 Polar Instruments 公司的 Si6000b 傳輸線計算程式的前一個版本。

圖 8: 採用 Polar CITS25 阻抗計算工具計算差分阻抗 （微帶方式）的示例

在一塊典型的 FR4 印刷電路板上，有三種不同的差分對佈線類型。對於表面貼裝元件的連接，可能需要採用邊緣耦合的微帶方式，而連接通孔元件或過孔對時，可以使用帶狀線和偏置帶狀線方式。應避免使用寬邊耦合的雙帶狀線，因為這種方式容易受到參考平面的差分雜訊耦合的影響。寬邊耦合的另一個問題是，任何印刷電路板製造的不對稱可能導致線路阻抗的不對稱，這樣即使實際長度完全匹配，但等效電信號長度卻不匹配。而使用邊緣耦合差分對，更容易維護對稱性。

過孔，連接器和所有元器件焊盤都會引起信號路徑阻抗的不連續性，這可使用 TDR 設備進行測量。

為了避免串擾，當鋪設差分對走線時應留有空間大小 S，我們建議如果還要安排其它差分走線對，則它們之間距離不小於 3 S，如果可能的話最好是 4 S。如果差分對只有很小一段在其它走線對附近，如連接器或過孔層接線器，這 條規則可以放寬。

 

印刷電路板設計檢查列表

1. 印刷電路板上使用 100 歐姆差分阻抗對。受控的阻抗線應該在印刷電路板佈局圖上特別標出。
2. 匹配走線對的長度可以有 20％的信號上升 / 下降時間的容限。
3. 使用專為最高資料頻率設計和表徵特性參數的連接器。（供應商應該提供特性參數和模型資料。）
4. 使用帶狀線結構，地層 / 電源層分別在差分對的上下層。並且地層和電源層也為信號電流提供返回路徑。
5. 印刷電路板使用邊緣耦合對，儘量避免寬邊耦合對。
6. 差分對間使用 3 S 分隔原則，避免串擾和過耦合。使用偏移帶狀線可獲得更高的差分對密度，每個佈線層上的差分對都與另一層上的互相正交。

印刷電路板層設計 （板的堆迭）

• 對子板和背板的設計來說多層板設計是必須的。多層金屬走線實現了高密度的連接、具有最小的串擾和良好的電磁相容 （EMC）。
• 這些對於實現所有信號互連時的良好信號完整性來說是必須的。理想情況下，所有的信號層應該用地線層或電源層 （金屬層）互相分隔。
• 這可以最大限度地減小串擾，為器件間及器件與其它部件間提供同質的阻抗特性受控的傳輸線。最佳情況是在整個專用一層電路板佈滿地或電源層。
• 如果不能在信號層間提供地或電源層，那麼必須十分小心以確保信號線的耦合最小。
• 在相鄰信號層間應該使用正交佈線以減小信號耦合。
• CAD 工具能預測線耦合和信號串擾，能有助於此類設計。

過孔

• 過孔一般有兩個用處。一個是用於將器件通過過孔安裝到電路板上。二是要將不同的金屬層上的走線進行互連。從電性能角度講過孔會有寄生的電感和電容產生，小的過孔其電容較小，而長度短、直徑大的過孔電感較小。這兩種寄生效應都有不利影響，但比較來說電感類的寄生參數帶來的串列阻抗變化導致的問題更大些。
• 上層應該用於電源層。高瞬態電流與器件之間的垂直距離越短，就能減小電流通過過孔的距離。地線層也應鄰近高瞬態電流的電源層，以減少電感和高頻率雜訊的耦合。

返回回路

• 通常設計師會簡單地認為地線層是信號電流最好的回路。然而，僅地線層本身並不能保證其成為高速交流電路中高品質的參考地。印刷電路板堆迭應該考慮電路中地和電源的參考信號源。信號層的上下兩層應相應參考這些電源點。
• 這兩層中不應有插槽，否則可能會迫使電流從其它返回路徑返回。而這種返回路徑可能引起電源或地線層的局部信號 “ 反彈 ”，結果會電容耦合到相鄰層的所有信號上。
• 去耦和旁路
• 傳統的局部電源去耦的方法包括：根據電路板佈局，在器件附近適當的位置放置電容，以及將一定比例的電容加到電源引腳上。萊迪思半導體公司的技術說明 TN1068 《可程式設計器件的電源去耦和旁路濾波》為印刷電路板的設計中通常遇到的有關電源去耦的少數幾個問題提供指導。然而，由於複雜 FPGA 設計中更高的開關速率，這種傳統的方法可能並不十分有用。今天的高速設計實現了很高的邊沿速率和大輸出負載，同時去耦的 “ 第一法則 ” 不再是最理想的。因而需要進行仔細的規劃和分析，以確保有效的去耦。
• FPGA 器件的電源引腳為 FPGA 內核、配置邏輯、I/O 緩衝器、鎖相環和專門的 SERDES 進行供電。根據 FPGA 器件的設計意圖，設計人員必須十分注意印刷電路板的電源分配。理解有高速開關電流的那些電源之間的意外耦合，可能導致您所十分不樂於見到的性能問題。FPGA 還提供了很多類似 ASIC 電路的高速 I/O 緩衝器。這些緩衝器使用的介面可用於多種通信協定的橋接和記憶體互聯。一些介面使用終端傳輸線。這些終端引起了許多需要在電源分配方案中討論的問題。包括低阻抗輸出終端電壓和靜態輸入參考電壓。這些也需要正確的去耦以滿足性能要求。

電容的選擇

• 去耦電容一般根據其電容特性進行選擇。然而，在為高速設計選擇電容時，設計師還要仔細考慮電容的其它寄生特性，如：電感和電阻。局部去耦電容應具有低有效串聯電阻 （ESR）和低等效串聯電感 （ESL），並具有足夠大的電容值在開關期間為 IC 提供電流。
• 每個電容都有一個窄頻帶，最適合用作有效的去耦電容。有些電容和其它電容相比具有更廣的頻帶範圍。一個電容的有效頻率頻寬是由 ESR 和品質因數 Q 決定的。鉭電容一般有非常寬的有效頻寬，而通常具有較低 ESR 的陶瓷X7R 和 X5R 片電容的有效頻寬很窄。介質材料和電容的幾何形狀也決定了電容對於開關雜訊的抑制能力。混合使用幾種類型的電容器將有助於總體的去耦效果。
• 在一個典型的 FPGA 電路板設計中，最接近供電電源的電容 , 負載電流的變化引起的頻率最低。低頻能量可通過大電解電容去耦，並且通常由穩壓電源管理。這些更大的電容用作低頻濾波器以防止電壓下降。電壓下降通常是由於設計中的一些模組在穩壓器還處於滯後時間內就開始工作引起的。這些大電解電容器通常會有 0 至幾 KHz 的低頻回應。因此，電容是否靠近 FPGA 並不重要。
• 中等電容值的大陶瓷或鉭電容提供中等頻率。使用這些通常具有非常寬的有效頻寬的電容器時，應當靠近 FPGA 放置。這些電容通常有一個回應時間，足以抵消由於 FPGA 開始工作而增加的對電源電壓的需求，從而導致局部電源電壓的下降。陶瓷電容主要因為其較低的 ESR，通常被認為在高頻性能上優於鉭電容。然而，考慮去耦作用的話，您可以利用鉭電容的 ESR 來緩和電容的 ESL 和 pc 板上各種電容的相互作用而引起的共振。高 ESR 使得鉭電容成為內置阻尼電阻和去耦的一個很好的選擇。
• 去耦路徑的增加，使得經過這些路徑的電壓下降也越大，這會導致電源匯流排電壓隨其共模電磁輻射而瞬變。這個問題可以通過 IC 區域上適當的電源層設計來將其影響最小化。在印刷電路板堆迭的相鄰層間使用電源層和地層都會有電容耦合。這個電源層和地層作為有效的高頻電容，因而能作為額外的電壓源對瞬態電流進行補償。
• 在複雜的 FPGA 設計中，電源匯流排的瞬態開關電流增加。這些瞬態電流問題通常與同步開關輸出或 SSO 有關。具有很小電感值的電容可提供局部的高頻能量，需要去耦來自電源匯流排的開關電流雜訊。為了防止瞬態電流影響器件電源的去耦電容應直接放在 FPGA 旁。
• 使用許多小值的電容並排放置，可用於器件的局部的電能儲存。
• 僅有少量的電能儲存在其中，因而不會成為直流電壓源。但是這種用於局部電能存儲的小電容對於電流變化的回應與能存儲更多電能但是回應速度比較慢的大電容相比，其回應速度快得多。

局部去耦設計考慮

• 推薦使用局部無源濾波器對高頻電源雜訊進行必要的隔離。對模擬和高速收發器 （SERDES）電源，建議使用濾波網路。
• 該濾波網路應該包含一個串聯的鐵氧體磁珠電感，如：Murata BLM41P 或 BLM18A EMIFIL。負載的等效阻抗是很重要的，因為大輸出阻抗會使負載雜訊電流轉化為大雜訊電壓。
• 通常，鐵氧體磁珠可提供良好的隔離。這將限制電源電壓和器件電壓之間的電能。然而，這需要大旁路電容來將輸出阻抗保持在合理的水準。
• 應使用能滿足隔離所需的最小的電感。
• 濾波網路應該通過一個合適的 10-22-uF 電容將交流耦合到地。

圖 9: 無源濾波網路

適當地放置去耦電容

• 器件和去耦電容之間間距的增加會增加電流流過電源和地的距離，從而影響器件和電容之間電流路徑的電感。為了使去耦電容的作用達到最佳，使用表面貼裝電容安裝在印刷電路板底層，將寄生效應降至最低。將電容直接放在BGA封裝下方將改善非常小的電容的高頻回應。
• 使用表面貼裝的電容，不應使用長且薄的走線連接到電源或地，這樣容易降低其有效性。儘量使用大的過孔、多過孔和短而厚的走線連接到電容。
• 底面佈線應非常仔細，將電容直接放在連到器件電源引腳的球形封裝過孔上。這種技術縮短了電流流過的距離。
• 對於表面貼裝器件的焊接或安裝的印刷電路板表面的裸露金屬，應以最短的距離連接到器件。
• 最好的做法是，避免任何走線連接到電容。然而，由於印刷電路板組裝的限制，這並不總是可以實現的。電容的往返延遲應該非常小。
• 對於一個特定的頻率來說，到電容的距離不應大於四分之一的波長。如果電容的位置大於了四分之一波長，那麼傳到FPGA 的電能將是很小的，甚至可以忽略不計。
• 使用隱藏信號的球形過孔和建立底層島的佈局方法，可以有充足的空間來構成大的、低電感區域，從而可以容納多個表面貼裝電容。
• 下圖顯示了一個帶有下層去耦電容的 BGA 佈局。

圖 10: 去耦電容放置示例

進行去耦設計考慮時請使用以下檢查列表。

1. 標明所有大電流源和吸入電流以及它們的返回路徑。
2. 佈線過程中，儘量使走線寬度最大以使互耦電感最小。如果可能的話，將電源匯流排安排在同一方格區域或一個平面上。避免較長的連續的電源走線。
3. 在模擬電源上，使用鐵氧體磁珠電感和適當的交流去耦電容構成的無源濾波網路。
4. 使用大小合適的電容旁路所有大電流源和吸入電流。陶瓷電容適用于此類應用，可放置在非常靠近 FPGA 處，因 為它們價格便宜、體積小並且在高頻下工作性能良好。使用分散式等效電容來降低 ESR 和 ESL 寄生電容。使用鉭電容來防止局部電源電壓的下降。將這些電容放置在 FPGA 附近可保證電壓的穩定。
5. 根據隔離和頻率回應的要求選擇去耦元件，如果使用一個簡單的串聯電感，其值應盡可能小。在此應用中，應避免高 Q 值的電感，低 Q 值的電感是比較適合的。

特別針對 >622 Mbps 的設計考慮線路損耗和阻抗不連續性

• 當資料速率達到 622Mbit 或更高時，信號傳導時的趨膚效應變得格外重要。印刷電路板上小的走線（4/1000 英寸或5/1000 英寸寬）在較長路徑上會有較大的衰減。印刷電路板上的過腐蝕會產生窄的走線，減小了接收端信號幅度。
• 最終結果是設計人員看到器件間的連接成了一個很糟糕的低通濾波器，其衰減隨著頻率的提高而加大。基於這個原因，背板越長，信號走線寬度應該越寬。長的背板走線（大於20英寸）其走線寬度應為10/1000英寸或12/1000英寸。
• 信號路徑上的連接器和過孔會引入不連續性，類似於電氣模型中的集總元件。我們可以利用有損耗的傳輸線模型和廠商提供的關於連接器、信號發送器、信號接收器進行 SPICE 模擬，從而得到具體結果。

高速連接器

• 在高速應用中許多連接器被試用、被棄用。出乎意料的是，一些過時的連接器設計仍用於吉比特的資料應用中。如古老的 DB-9 連接器，有時它也用於光纖通道的產品中。更先進的方法是採用一些專門針對高速資料的阻抗受控的連接器，它們帶有足夠的地連接和遮罩措施，減少老式連接器中常見的雜訊和阻抗不匹配。
• 例如 AMP 的 Mictor 連接器，它是一種標準的 2 毫米背板連接器系列，我們可以從許多供應商處獲得符合 2 毫米 Hard Metric 背板標準的連接器 （如 AMP 的 HS3 連接器）。它們可以是水準或垂直形狀。一些評估板採用了非遮罩的 2毫米連接器 （AMP 636120-1），它可以驅動 Twinax 電纜長達 65 英尺距離 （622 Mbps）而無誤碼。

器件封裝

• 發送接收器件封裝的寄生電抗也會影響信號完整性。
• 焊線和封裝襯底的電感電容都應在器件 SPICE 模型中予以考慮。
• 封裝寄生效應的模擬表明阻抗變換和信號反射在高頻時較明顯。
• 大封裝的引腳位置對模型的寄生效應值影響較大。
• 內置器件終端匹配的接收器，如萊迪思提供的 LVDS、 CML 緩衝器，與需要外置電阻終端匹配的器件相比，性能有極大提高。

高速銅電纜

• 從頻寬和信號衰減角度看，高性能的電纜遠遠優於印刷電路板的連接，這是因為高性能電纜採用 PTFE （Expended Teflon Dielectric）、鍍銀導體和低損耗的遮罩材料。同時這些電纜在設計加工時導體的幾何尺寸非常接近於能提供所需頻寬和阻抗特性的最佳位置。
• 一款性能卓越的電纜是 W.L. Gore DXSN2112 Eye-opener Plus 電纜，它是專門針對 622Mbps 資料傳輸設計的。遺憾的是它不能通過簡單的手工工具與連接器相連。

高於 2.5 Gbps 時的特殊設計考慮

• 在 2.5 Gbps 及更高速率下，設計問題變得更加困難。在這些頻率下會有更高的銅和電介質損耗，通常情況下印刷電路板互連長度最長約為 40 英寸。
• 在這些頻率下，印刷電路板的層和佈局設計的各個方面都需要極其細緻的考慮。

板厚度和過孔

• 板的厚度與過孔的設計會嚴重影響到信號完整性，小於 0.200 英寸是背板的最佳厚度。連接各層的過孔會導致傳輸線的不連續。印刷電路板設計中的高速信號走線應該儘量少在幾層中走線，以減少過孔的數目。
• 厚的板往往有較長的過孔，會產生大的不連續性而損害信號。
• 連接相鄰信號層的長過孔可視為信號路徑上的傳輸線殘段，殘段會對信號完整性有不利影響。
• 嵌入式的過孔可以避免厚板中的此類問題，但它所帶來的加工成本令人望而止步。
• 理想的方案是在背板上的每條信號線都放在同一走線層上。
• 板材料FR4 的電介質損耗在 2Gbps 以上時成為一個重要的設計因素。
• 另一設計選擇是採用其他低電介質損耗的印刷電路板材料，如 Rogers 4350、GETEK 或 ARLON。
• 它們的成本大約是 FR4 的兩倍，但在較長走線情況下能提供更好的眼圖開度性能，參見 AMP 公司提供的資料。
• 圖 11 為測量 2.4Gbps 時使用低損耗材料後信號眼圖的改善情況。從圖中可見， FR-4 材料可以提供一個令人滿意的眼圖開度，對特定應用來講，它是一個廣受歡迎的低成本解決方案。

圖11: 使用各種印刷電路板電介質材料時系統的眼圖情況 （2.4Gbs）

FPGA帶有 SERDES 的器件的特殊佈局考慮

印刷電路板佈線和板堆迭

• 內層和外層的佈線阻抗與走線的寬度成反比，與高度成正比。與微帶信號相比，帶狀線信號隨高於 GND 的走線高度而變化的阻抗變化率比較小。帶狀線的傳播時間大大高於微帶 （通常是微帶的 1.5 倍）。
• 帶狀線佈線是信號夾在 FR-4 材料和有一根導線懸空的微帶之間。微帶走線耦合到地層下方，從而通過吸收電磁場干擾來降低 EMI。帶狀線佈線中，所有的電磁場線耦合到參考平面的上下方，從而大大降低了 EMI。為了達到相同的線路阻抗，帶狀線佈局的絕緣距離必須大於微帶線的佈局。帶狀線需要較高的有效介電常數是因為與微帶相比，其具有夾層效應。
• 阻抗受控的帶狀線的走線比微帶窄，並且也很難實現內層走線準確的 100 歐姆差分阻抗。之前提到的微帶和帶狀線佈局的優劣權衡在確定系統的總抖動和信號強度參數上發揮著非常重要的作用。
• 實驗表明， SERDES 的接收器輸入信號可以使用帶狀線穩定工作，沒有任何大的負面的系統問題。然而，發送器輸出端使用 1 盎司銅厚， 10/1000 英寸寬的微帶，在 14 層 FR-4 板上與實驗使用帶狀線佈線相比，提供了最優化的性能和信號參數。實驗結果顯示了微帶的最大眼圖開度和低抖動性能。此外，在器件一側的外層的 SERDES 信號的佈線提供了額外的好處，因為它也減少了由於其它過孔而導致的走線不連續，避免了板上連接器的潛在的不連續性。

高速連接器和 IC 封裝

• 在高於 1Gbps 的情況下，我們推薦使用針對高速應用設計的連接器。許多控制阻抗特性的背板連接器已經面世，資料速率可達 3Gbps。例如常用的 Tyco 的 Z-Pack HD-Zd 2 毫米間距系列，它經仔細調校，工作頻率可達 5GHz。這類的連接器還額外提供了遮罩性能，説明設計人員控制系統雜訊和串擾。
• 前面講的 IC 封裝建議這裡仍適用。封裝寄生效應的 SPICE 模型是評估其對系統性能影響的最佳方法，因為如果採用測試設備的話，探頭所帶來的寄生效應會等於或大於目前使用的封裝寄生效應。還要保證供應商提供的封裝模型對所需要的工作頻段都是有效的。

預加重

• 信號預加重是對信號在高頻情況下在印刷電路板上的較大損耗的補償。我們可以採用一種簡單的方法用線路驅動器實現，當信號發生跳變時 （這時有高頻成分）增加發送信號的幅度。
• 對較長的印刷電路板互連走線，預加重會帶來眼圖開度的增加。因此它可以在系統設計中加大可以互連的長度，使用低成本 （高損耗）材料和元件。

接收器均衡

• 接收器均衡和預加重相比有其特殊的優勢。在等化器中電磁干擾不像在預加重中有那麼嚴重的影響，因為系統不需要在發送端發出一個高頻信號。發送端預加重的問題是信號上加入了高頻成分引起了更嚴重的串擾，特別是在連接器上。接收器均衡可適用於不同的走線長度、各種電路板和信號擺幅。
• 最佳的解決方案是不會對電路板的設計佈局有過分的限制，並且能夠提供最可靠的性能的解決方案。特別是當需要驅動更長的走線，或只是需要提供更高的裕度時，Tx 的預加重和 Rx 的均衡都是必需的。
• FPGA SERDES 擁有可程式設計自我調整設置。

結論

• 目前的技術是可以實現背板上 3.7Gbps 及更高串列資料速率的互連。
• FPGA器件可以使得高達 850Mbps 平行介面的系統設計更簡單。如果需要更高性能如高於 3.7Gbps 的速率，可採用FPGA SERDES 產品，但在印刷電路板設計時要格外注意。
• 發送端預加重、控制連接器阻抗以及低損耗印刷電路板介質材料都對此類高速資料速率系統的性能有益。

 資料來源:LATTICE FPGA