芯片ESD能力的发展趋势与应对

本文我们将探讨以下内容：

• 芯片片内防护能力与摩尔定律的关系

• 防护器件是否真的可有可无？

  
  众所周知，IC（集成电路）的发展遵循着摩尔定律，已经持续了超过半个世纪。摩尔定律指的是：当价格不变时，集成电路上可容纳的元器件的数目，约每隔18-24个月便会增加一倍，性能也将提升一倍。这一定律揭示了信息技术进步的速度。
  而如今，顶尖的光刻技术已能顺利实现5nm芯片的量产，未来还将朝着3nm，1nm甚至更小的线宽发展。
  摩尔定律告诉我们，芯片行业要向前发展，必定要用到更小的线宽技术。而更小的线宽对于芯片来说，也暴露出一个致命的问题：ESD免疫力大幅下降。
  
  线宽减小对片内ESD能力的影响 I
  
  通过片内ESD的防护经验，我们知道，要想芯片达到同样等级的ESD防护能力，片内所需的单位防护面积是少不了的。随着芯片内部的线宽越来越小，要想实现同样HBM下，2KV的ESD能力，在0.13um制程下，只需占用5%的单位面积，而到了7nm制程下，会达到惊人的58%。这种情况对于任何厂家来说，成本上都难以接受。

线宽减小对片内ESD能力的影响 II

芯片行业的发展趋势表明，更小线宽的芯片必将面临着更弱的ESD防护能力。JEDEC和ESDA协会也都同意将45nm制程下，片内ESD的防护标准由原来的HBM 2KV 下调至1KV。而对于更小线宽的制程，片内ESD的防护标准也还会继续下调至500V，甚至更低。

这也意味着，片内的ESD能力离我们系统的要求越来越远，而片外的ESD防护势在必行。

芯片ESD能力变弱的应对

那我们该如何应对线宽减小对芯片ESD防护带来的挑战呢？

答案很简单：外加合适的保护器件。

对于片内的ESD防护，我们不能把它看作唯一的防护手段，而应看作次级防护。

外加保护器件的好处是，它可以放置在接口处，当外部有瞬态能量过来的时候，可以第一时间导到地上去，从而减小了能量的耦合与辐射的干扰。

总结

芯片遵循着摩尔定律发展的同时，其片内的ESD能力却在逐步下降。随着片内ESD保护的难度系数及成本越来越高，业界面临的现实情况就是只能牺牲片内的ESD防护能力；而对于我们整机ESD要求不变、甚至加严的要求来看，片外的ESD防护必将是不可或缺的。