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Lattice ECP5系列FPGA介绍

什么是FPGA
- 在最高层面上，FPGA是可重新编程的硅芯片。使用预建的逻辑块和可重新编程布线资源，用户无需再使用电路试验板或烙铁,就能配置这些芯片来实现自定义硬件功能。用户在软件中开发数字计算任务，并将它们编译成配置文件或比特流，其中包含元器件相互连接的信息。此外，FPGA可完全可重配置，当用户在重新编译不同的电路配置时，能够当即呈现全新的特性。过去，只有熟知数字硬件设计的工程师懂得使用FPGA技术。然而，高层次设计工具的兴起正在改变FPGA编程的方式，其中的新兴技术能够将图形化程序框图、甚至是C代码转换成数字硬件电路。
FPGA发展历史
- 1985年，全球第一款FPGA产品XC2064诞生——采用2μm工艺，包含64个逻辑模块和85000个晶体管，门数量不超过1000个。随着技术的不断发展，现如今FPGA的门数量已经达到千万级，晶体管个数更是超过10亿个。一路走来，FPGA在不断地紧跟并推动着半导体工艺的进步——2001年采用150nm工艺、2002年采用130nm工艺，2003年采用90nm工艺，2006年采用65nm工艺。
FPGA的优势
- 性能-利用硬件并行的优势，FPGA打破了顺序执行的模式，在每个时钟周期内完成更多的处理任务，超越了数字信号处理器（DSP）的运算能力。在硬件层面控制输入和输出（I/ O）为满足应用需求提供了更快速的响应时间和专业化的功能。
- 上市时间—尽管上市的限制条件越来越多，FPGA技术仍提供了灵活性和快速原型的能力。用户可以测试一个想法或概念，并在硬件中完成验证，而无需经过自定制ASIC设计漫长的制造过程。
- 成本— 自定制ASIC设计的非经常性工程（NRE）费用远远超过基于FPGA的硬件解决方案所产生的费用。
- 稳定性—软件工具提供了编程环境，FPGA电路是真正的编程“硬”执行过程。可在多个进程之间计划任务、共享资源。
- 长期维护—FPGA芯片是现场可升级的，无需重新设计ASIC所涉及的时间与费用投入。
Lattice ECP5 和 ECP5-5G系列FPGA简介
特點:
- 新型应用中FPGA与ASIC和ASSP相结合，
- 快速构建灵活的系统，可以满足严格的成本、功耗和尺寸限制。
- 在开发ECP5TM FPGA系列的过程中，莱迪思打破了FPGA产品密度极高、功耗惊人和价格昂贵的陈规。
- ECP5和ECP5-5G针对低成本、小封装尺寸和低功耗进行了优化，
- 比竞争对手的FPGA产品成本更低，使用更好的布线架构、双通道SERDES以及增强的DSP模块，减少高达4倍的乘法器资源使用，这些特性使得ECP5器件非常适用于辅助ASIC和ASSP的可编程连接解决方案。
用途:
- ECP5/ECP5- 5g设备系列FPGA包括可查找表(LUT)容量为85K的逻辑元件，支持最多365个用户I/O。
- 同时还提供多达156个18 x 18乘法器和广泛的并行I/O标准。
- ECP5/ECP5- 5g FPGA在低功耗、低成本的前提下进行了高性能的优化。
- 利用可重新配置的SRAM逻辑技术，提供lutb的逻辑、分布式和嵌入式内存、锁相环(PLLs)、延迟锁相环(DLLs)、预先设计的源同步I/O支持、增强的sysDSP片和高级配置支持，包括加密和双启动功能。
- 支持广泛的接口标准，包括DDR2/3、LPDDR2/3、XGMII和7:1 LVDS。

ECP5-5G系列设备与ECP5UM设备完全兼容:
- 这些允许您将设计从ECP5UM移植到ECP5-5G中，以获得更高的性能。
設計軟件工具:
Lattice DiamondTM设计软件允许使用ECP5/ECP5- 5g FPGA实现高效实现大型复杂设计。对ECP5/ECP5- 5g设备的综合库支持可用于流行的逻辑综合工具。
Lattice公司为ECP5/ECP5- 5g提供许多预先设计好的IP(知识产权)模块。通过使用这些可配置的软核心IPs作为标准块，设计人员可以自由使用，提高生产力。

2．ECP5系列FPGA内部资源

ECP5提供了从24K～84K LTU资源的芯片可以供工程师在设计的时候做选择：
芯片内部结构框图为：
内部PFU Blocks
ECP5/ECP5- 5g核心由PFU块组成。
每个PFU块由4个编号为0-3的互连片组成，如图2所示。
每片包含两个LUTs。所有到PFU块的互连和从PFU块的互连都来自繞線。每个PFU块有50个输入和23个输出。
PFU块可以用于分布式RAM或ROM功能，也可以用于执行逻辑、算术或ROM功能。表1显示了每个片在任何一种模式下都可以执行的功能。
sysCLOCK PLL
- ECP5/ECP5- 5g系列的设备支持两到四个全功能通用锁相环。系统锁锁相环提供了合成时钟频率的能力。
- CLKI是PLL的参考频率输入，它的源可以来自两个不同的外部CLK输入，也可以来自内部繞線。提供了2对1输入多路复用器，用于在两个不同的外部参考时钟源之间进行动态选择。CLKI输入输入到输入时钟分频块。
- CLKFB是对锁相环的反馈信号，它可以来自内部反馈路径、繞線或外部I/O引脚。利用反馈分频器将参考频率相乘，从而合成更高频率的时钟输出。
- PLL有4个时钟输出CLKOP、CLKOS、CLKOS2和CLKOS3。每个输出都有自己的输出分频器，因此锁相环可以为每个输出产生不同的频率。
sysMEM Memory
ECP5/ECP5- 5g包含sysMEM嵌入式块RAM (EBR)。EBR由一个18kb RAM和内存核心组成，专用的输入寄存器和输出寄存器具有独立的时钟和时钟启用。
每个EBR都包括支持真正的双端口、伪双端口、单端口RAM、ROM和FIFO缓冲区(通过外部pfu)的功能。
sysMEM块可以实现单端口、双端口或伪双端口存储器。
每个块可以用于各种深度和宽度，通过使用PFUs实现支持逻辑，fifo可以在sysMEM EBR块中实现。
EBR块通过支持每个数据字节的可选奇偶校验位来促进奇偶校验。
EBR块为具有18位和36位数据宽度的配置提供字节启用支持。
sysDSP架构
ECP5/ECP5- 5g 的sysDSP得到了明显的增强，为高级处理应用提供了所需的功能。这些增强提供了更好的灵活性和资源利用率。
这些功能主要包括:
- Symmetry support.主要目标应用是无线。
- 一维对称对于很多应用都很有用，当系数具有对称性或非对称性时使用FIR滤波器。
- 使用一维对称的主要动机是成本/尺寸优化。预期的大小减少了2倍。
  1. Odd mode – Filter with Odd number of taps
  2. Even mode – Filter with Even number of taps

Two dimensional (2D) symmetry mode – supports 2D filters for mainly video applications

Dual-multiplier architecture.与单个累加器相比，累加器开销减少一半，延迟减少一半的乘法器架构。
Fully cascadable DSP 支持对称、非对称和非对称过滤器。
Multiply (one 18 x 36 , 两个 18 x 18 或四个 9 x 9 每 Slice) Multiplies
Multiply (36 x 36 级联跨两个 sysDSP slices)
Multiply Accumulate (supports 18 x 36 乘数结果积累或两个18 x 18 乘数的结果积累)
2 D Symmetry support.二维FIR滤波器的系数具有对称性或负对称性。
3 *3 和 3 *5 – Internal DSP Slice 支持
5 *5 和更大的规模 2 D 块 – Semi 内部 DSP Slice 支持
DDR Memory Support
实现高速源同步和DDR2、DDR3、LPDDR2或LPDDR3内存接口。
PIC的左右两边都有支持DDR2、DDR3、LPDDR2或LPDDR3内存接口的全功能接口。
每16个左右pio组成一个DQS组。
在每个DQS组中，都有两个用于DQS和DQS#信号的预置引脚。
DQS组其余引脚可作为DQ信号和DM信号使用。
每个输出DQS组的引脚数依赖于封装。
DQS组在11个引脚外接的情况下只能用于LPDDR2/3命令/地址总线。在DQS组中，超过11个引脚连接出来，最多有两个预先定义的引脚被指定为虚拟VCCIO，通过驱动这些引脚到高处，用户将这些引脚连接到VCCIO电源。
这些连接通过这些输出插脚创建到VCCIO的软连接，并在VCCIO上进行更好的连接，以帮助降低SSO噪声。
系统IO
每个I/O都与一个称为sysI/O缓冲区的灵活缓冲区相关联。这些缓冲器在设备的外围按组排列。
sysI/O缓冲器允许您实现系统中发现的各种各样的标准，包括LVDS、HSUL、BLVDS、SSTL类I和II、LVCMOS、LVTTL、LVPECL和MIPI。
ECP5/ECP5- 5g设备有7个sysI/O缓冲器组，每边有两个位于顶部、左侧和右侧的缓冲器组，另外还有一个位于左侧底部的缓冲器组。
左下角的 (bank 8)是一个共享的I/O bank。该bank中的I/O包含用于sysConfig函数的专用I/O和共享I/O。当共享pin不用于配置时，它可以作为用户I/O使用。
对于LFE5-85设备，有一个额外的I/O bank (bank 4)，在该系列的其他设备中不可用。

在ECP5/ECP5- 5g中，左右两侧都经过定制，以支持高性能接口，如DDR2、DDR3、LPDDR2、LPDDR3等高速源同步标准。设备左右两边的组具有LVDS输入和输出缓冲器、数据宽度传动装置和DQSBUF块，以支持DDR2/3和LPDDR2/3接口。顶部和底部bank的I/O没有LVDS输入和输出缓冲区，也没有传动逻辑，但可以使用LVCMOS模拟大部分的差分输出信令。

每个sysI/O组都有自己的I/O电源电压(VCCIO)。此外，该设备左右两侧的组有电压参考输入(共享I/O引脚)，每个组有VREF1，这使得它们彼此完全独立。VREF电压用于为引用的输入缓冲区(如SSTL)设置阈值。

在ECP5/ECP5- 5g中，单端输出缓冲区和比率输入缓冲区(LVTTL和LVCMOS)使用VCCIO供电。LVTTL、LVCMOS33、LVCMOS25、LVCMOS12也可以设置为不依赖于VCCIO的固定阈值输入。

SERDES and Physical Coding Sublayer

LFE5UM/LFE5UM5G设备最多有四个通道的嵌入式SERDES/PCS，排列在设备底部的双通道块中。每个通道支持高达3.2 Gb/s (ECP5)或高达5 Gb/s (ECP5- 5g)的数据速率。LFE5UM/LFE5UM5G SERDES/PCS支持一系列流行的串行协议，包括:

PCI Express Gen1 和 Gen2 (2.5 Gb/s) ECP5UM;第1代，第2代(2.5 Gb/s和5 Gb/s) ECP5-5G
Ethernet (XAUI, GbE – 1000 Base CS/SX/LX SGMII)
SMPTE SDI (3G-SDI, HD-SDI, SD-SDI)
CPRI (E.6.LV: 614.4 Mb/s, E.12。LV: 1228.8 Mb/s, E.24。LV: 2457.6 Mb/s, E.30。LV: 3072 Mb/s)
48．在ECP5-5G环境下，LV2:4915 Mb/s
JESD204A/B – ADC 3.125 和5 DAC 转换器 interface: Mb/s Gb/s (ECP5) / 5 Gb/s (ECP5-5G)
SERDES Block

SERDES接收通道可以接收串行差分数据流，均衡信号，执行时钟和数据恢复(CDR)，并在将8位或10位数据传递到PCS逻辑之前反序列化数据流。SERDES发送通道可以接收并行的8位或10位数据，对数据进行序列化，并通过差分驱动器传输串行位流。每个SERDES通道提供一个恢复时钟和一个SERDES发送时钟到PCS块和FPGA核心逻辑。

每个发送通道、接收通道和SERDES PLL共享同一个电源(VCCA)。每个通道的输出和输入缓冲器都有各自独立的电源(VCCHTX和VCCHRX)。