增加快閃記憶體容量
社會數位化正在快速推進，必須儲存的資料量正在爆炸性成長。因此，有必要增加容量以便在單一快閃記憶體中儲存更大量的資料。
為了實現如此大的容量，鎧俠開發了儲存單元微型化技術，盡可能減少單一儲存單元的佔用面積，以便在一個快閃記憶體產品中安裝盡可能多的儲存單元，並實現了15奈米（奈米）製程的商業化。*1） 技術。然而，小型化技術也有其限制。例如，儲存單元彼此靠近會導致意外電流流動的現象。另外，如圖 1 所示，由於小型化，一個儲存單元中累積的電子數量會減少，因此即使是非常小的電子洩漏也會開始對資料的穩定性產生影響。
*1 1 奈米（nm）是十億分之一米
圖 1. 儲存單元小型化
BiCS FLASH™的誕生
這些問題導致了透過垂直堆疊快閃記憶體的平面結構來增加單位面積儲存單元數量的想法。如果我們以建築物為例，那麼這就像是把一棟只能容納 10 個人的單層建築改建成一棟五層樓的公寓大樓，在同一塊土地上可以容納 50 個人居住。也就是說，堆疊得越高，在不增加土地面積的情況下，可以居住的人就越多（圖2）。
圖2. 3D快閃記憶體概念圖
但同時，新的問題也隨之產生。當平面結構快閃記憶體從底部按順序堆疊時，每增加一個額外的儲存層，建立快閃記憶體結構的工作量也會增加。換句話說，堆疊的層數越多，成本就越高。
針對此問題，鎧俠於2007年發布了BiCS FLASH™ 3D閃存，以解決製造成本這一問題。
BiCS FLASH™自2007年在學術會議上提出「批量處理技術」的概念以來，已陸續在2015年實現48層、2018年實現96層、2020年實現112層、2022年實現162層的產品化，並在各種產品中得到應用。
圖3. 3D快閃記憶體“BiCS FLASH™”
BiCS FLASH™ 技術
這裡我們解釋一下 BiCS FLASH™ 批次技術。 BiCS FLASH™ 是將作為控制閘極的板狀電極（圖 4 中的綠色板）和絕緣體交替堆疊，然後垂直於表面一次打出（沖壓）大量孔。接下來，在板狀電極上開啟的孔洞內部，填充（堵住）電荷儲存膜（粉紅色部分）和柱狀電極（灰色柱狀結構）。在此條件下，板狀電極與柱狀電極的交叉處即為一個儲存單元。
圖4. 沖頭和塞子的基本製程
讓我們來看看 BiCS FLASH™ 儲存單元的放大視圖（圖 5）。在 BiCS FLASH™ 儲存單元中，電子在穿過柱中心的電極（灰色顯示的結構）和電荷儲存膜（粉紅色）之間交換。
這樣，不是一層一層地堆疊儲存單元，而是先堆疊板狀電極，然後在其上打孔並連接電極，這樣就可以一次性形成所有層的儲存單元，從而降低製造成本。這項突破性的技術稱為 BiCS FLASH™。
圖 5. BiCS FLASH™ 儲存單元
為了獲得更大的記憶體容量
此外，為了實現更大的記憶體容量，鎧俠十多年來一直持續研發以增加層數。截至2023年3月，已實現200餘層的堆疊。*2如果我們想像一下板狀電極被堆疊起來，並在它們上開孔以一次性刺穿所有電極，所有這些都在奈米範圍內，那麼我們就可以看出這種 BiCS FLASH™ 是一項極其精確和精細的技術。
圖 6. BiCS FLASH™ 的電子顯微鏡影像
註1: 作者：KIOXIA 官網
原文出處：https://www.kioxia.com/en-jp/rd/technology/bics-flash.html
KIOXIA eMMC/UFS BiCS相關應用及料號連結
https://tw.kioxia.com/zh-tw/business/memory/mlc-nand.html
參考來源