隨著技術的飛速發展，商業、工業及汽車等領域對耐高溫集成電路（IC）的需求持續攀升。高溫環境會嚴重制約集成電路的性能、可靠性和安全性，亟需透過創新技術手段克服相關技術難題。
這份白皮書致力於探討高溫對積體電路的影響，並提供適用於高功率的設計技術以應對這些挑戰。第一篇文章介紹了工作溫度，包括環境溫度和結溫等本文將繼續介紹高結溫帶來的挑戰。
高結溫帶來的挑戰
半導體元件在較高溫度下運作會降低電路性能，縮短使用壽命。對於矽基半導體而言，晶體管參數會隨著溫度升高而下降，由於本徵載子濃度的影響，最高極限會低於 300℃。依賴選擇性摻雜的元件可能會失效或性能不佳。
影響 IC 在高溫下工作的主要技術挑戰包括：
洩漏電流增加
MOS 晶體管閾值電壓降低
載子遷移率降低
提高閂鎖效應（Latch-Up）敏感性
加速損耗機制
對封裝與接合可靠性的挑戰
要設計出能夠在高溫下運作的 IC，了解高溫下所面臨的挑戰至關重要。下文將探討 IC 設計所面臨的挑戰。
1.漏電流增加
CMOS 電路中漏電流的增加主要是由半導體 PN 接面漏電和次臨界通道漏電的增加所引起的。
▷反向偏壓 PN 接面漏電
在較高溫度下，半導體中的熱能增加會導致更多電子-空穴對的產生，從而產生更高的漏電流。接面漏電取決於摻雜水平，通常隨溫度呈指數增長。根據廣泛使用的經驗法則，溫度每升高 10℃，接面電流大約增加一倍。
二極體的漏電流由漂移電流和擴散電流組成：
其中，q 為電子的基本電荷，Aj 為接面面積，ni 為本徵載流子濃度，W 為耗盡區寬度，τ 為有效少數載流子壽命，L 為擴散長度，N 為中性區摻雜濃度。
在中等溫度下，漏電流主要由耗盡區中電子-電洞對產生的熱引起。在高溫下，漏電流主要由中性區產生的少數載子引起。漂移電流與耗盡區寬度成正比，這意味著它與結電壓的平方根成正比（在正常反向電壓下），而擴散電流與結電壓無關，並且與摻雜密度 N 成反比。摻雜水平越高，在溫度高於約 150°C 時擴散漏電越少。
洩漏電流的指數增加影響了大多數主動元件（如雙極性電晶體、MOS 電晶體、二極體）以及一些被動元件（如擴散電容、電阻）。然而，由氧化物隔離的元件，例如多晶矽電阻、多晶矽二極體、poly-poly 電容和金屬-金屬電容，並不受接面洩漏的影響。接面洩漏被認為是高溫 bulk CMOS 電路中最嚴峻的挑戰。
▷次臨界溝道漏電
MOS 晶體管關閉時，閘極 - 源極電壓 VGS 通常設置為零。由於汲極至源極電壓 VDS 非零，因此汲極和源極之間會有小電流流過。當 Vgs 低於閾值電壓 Vt 時，即處於次閾值或弱反型區，就會發生次閾值洩漏。該區域的汲極源極電流並不為零，而是與 Vgs 呈指數關係，主要原因是少數載流子的擴散。
該電流在很大程度上取決於溫度、製程、晶體管尺寸和類型。短溝道晶體管的電流會增加，而閾值電壓較高的晶體管的電流會減少。次閾值斜率因子 S 描述了晶體管從關斷（低電流）切換到導通（高電流）的效率，定義為使漏極電流變化十倍所需改變的 VGS 的變化量：
其中，n 是次臨界斜率係數（通常約為 1.5）。對於 n = 1，斜率因子為 60mV/10 倍，這意味著每低於臨界電壓 Vt 60mV，汲極電流就會減少十倍。典型的 n = 1.5 意味著電流下降速度較慢，為 90mV/10 倍。為了能夠有效地關閉 MOS 晶體管並減少次臨界漏電，柵極電壓必須降到足夠低於臨界電壓的水平。
▷柵極氧化層隧道洩漏
對於極薄的柵極氧化層（厚度低於約 3 奈米），必須考慮隧道洩漏電流的影響。這種電流與溫度有關，由多種機制引發。Fowler-Nordheim 隧道效應是在高電場作用下，電子通過氧化層形成的三角形勢壘時產生。隨著有效勢壘高度降低，隧道電流會隨溫度升高而增加。較高的溫度也會增強 trap-assisted 隧道現象，即電子藉助氧化層中的中間陷阱態通過。對於超薄氧化層，直接隧道效應變得顯著，由於電子熱能的增加，隧道機率也隨之上升。
2.閾值電壓降低
MOS 晶體管的臨界電壓 Vt 與溫度密切相關，通常隨著溫度的升高而線性降低。這是由於本徵載子濃度增加、半導體禁帶變窄、半導體 - 氧化物界面的表面電位變化以及載子遷移率降低等因素所造成的。溫度升高導致的臨界電壓降低會引起次臨界漏電流呈指數增長。
3.載流子遷移率下降
載子遷移率直接影響 MOS 晶體管的性能，其受到晶格散射與雜質散射的影響。當溫度升高時，晶格振動（聲子）加劇，導致電荷載子的散射更加頻繁，遷移率隨之下降。此外，高溫還會增加本徵載子濃度，引發更多的載子 - 載子散射，進一步降低遷移率。當溫度從 25°C 升高到 200°C 時，載子遷移率大約會減半。
載子遷移率顯著影響多個關鍵的 MOS 參數。載子遷移率的下降會降低驅動電流，減少晶體管的開關速度和整體性能。更高的導通電阻會增加功率損耗並降低效率。較低的遷移率還會降低跨導，使次臨界斜率變緩（增加次臨界漏電），降低載子飽和速度（對於短通道元件至關重要），並間接影響臨界電壓。
4.提高鎖定效應的敏感性
在集成電路中，各個二極體、晶體管和其他元件之間的隔離是透過反向偏壓的 P-N 結來實現的。在電路開發過程中，需採取預防措施以確保這些結在預期的應用條件下始終能可靠地阻斷。這些 P-N 結與其他相鄰的結形成 N-P-N 和 P-N-P 結構，從而產生寄生 NPN 或 PNP 晶體管，而這些晶體管可能會被意外激活。
當寄生PNP和NPN雙極性電晶體相互作用，在電源軌和接地之間形成低阻抗路徑時，CMOS IC中就會出現鎖定效應（Latch-up）。這會形成一個具有正回授的可控矽整流器（SCR），導致過大的電流流動，並可能造成永久性的元件損壞。圖1顯示了標準CMOS反相器的佈局截面圖。圖中還包含寄生NPN和PNP電晶體。在正常運作時，所有的接面均為反向偏壓。
圖 1. 帶標記的寄生雙極性電晶體逆變器截面圖和寄生雙極性電晶體示意圖
闩鎖效應的啟動主要取決於寄生 NPN 和 PNP 晶體管的 β 值，以及 N - 阱、P - 阱和基板電阻。隨著溫度的升高，雙極晶體管的直流電流增益（β）以及阱和基板的電阻也會增加。
在高溫條件下，鎖存效應的靈敏度增加也可以視為雙極接面晶體管（BJT）閾值電壓的降低，從而更容易在阱和基板電阻上產生足以激活寄生雙極晶體管的壓降。基極 - 發射極電壓隨溫度變化降低的幅度約為 -2mV/℃，當溫度從 25℃升至 200℃時，基極 - 發射極電壓降低 350mV。室溫下的典型閾值電壓為 0.7V，這意味著閾值電壓大約減半。
5.加速損耗機制
Arrhenius 定律在可靠性工程中被廣泛用於模擬溫度對材料和元件失效率的影響。
其中，R(T) 是速率常數，Ea 是活化能，k 是玻爾茲曼常數（8.617 · 10−5eV/K），T 為絕對溫度（單位：開爾文）。通常，每升高10°C，可靠性就會降低一半。。
▷經時擊穿-TDDB
TDDB 是電子元件中的一種失效機制，其中介電材料（例如 MOS 晶體管中的閘氧化層）因長時間暴露於電場下而隨時間劣化，導致漏電流增加。當電壓促使高能電子流動時，會在氧化層內部形成導電路徑，同時產生陷阱和缺陷。當這些導電路徑在氧化層中造成短路時，介電層就會失效。失效時間 TF 隨著溫度升高而呈指數級減少。
▷負 / 正偏置溫度不穩定性 - NBTI / PBTI
NBTI 影響以負閘極-源極電壓運作的 p 通道 MOS 元件，而 PBTI 則影響處於累積區的 NMOS 晶體管。在閘極偏壓下，缺陷和陷阱會增加，導致臨界電壓升高、漏極電流減少以及跨導下降。這種退化顯示出對數時間依賴性和指數溫度上升的特性，在高於 125°C 時會有部分恢復。
▷電遷移
電遷移是指導體中的金屬原子因電流流動而逐漸移位，形成空隙和小丘。因此，如果金屬線中形成的空隙大到足以切斷金屬線，就會導致開路；如果這些凸起延伸得足夠長以至於在受影響的金屬與相鄰的另一金屬之間形成橋接，則可能導致短路。電遷移會隨著電流密度和溫度的升高而加快，尤其是在空隙形成後，會導致電流擁擠和局部發熱。金屬線發生故障的概率與溫度成指數關係，與電流密度成平方關係，與導線長度成線性關係。銅互連器件可承受的電流密度約為鋁的五倍，同時可靠性相似。
▷熱載子退化
當溝道電子在 MOS 晶體管漏極附近的高電場中加速時，會發生熱載子退化。在閘極氧化層中產生界面態、陷阱或空穴。這會影響像是閾值電壓 VT、電流增益 β、導通電阻 RDS_ON 和次閾值漏電等參數。在較高溫度下，平均自由程減少，降低了載子獲得的能量，因此熱載子退化在低溫條件下更為顯著。
評論