隨著 AI 工作負載日益複雜且高耗能，能提供高能效並能處理高壓的可靠 SiC JFET 將越來越重要。我們將詳細介紹。安森美 (onsemi)SiC cascode JFET，內容包括Cascode（共源共柵）關鍵參數和並聯振盪的分析，以及設計指南。本文將繼續講解並聯的挑戰。
並聯的挑戰
⭐並聯振盪
對於高增益、快速切換元件來說，並聯振盪可能是一個問題。由於 SiC JFET cascode（簡稱 cascode）內部包含兩個有源元件：一個低電壓 Si MOSFET 和一個 SiC JFET，因此這尤其令人擔憂。持續的並聯振盪（如圖 1 所示）可能會因切換損耗過高而導致元件失效。
使用示波器很難觀察到振盪。波形可能看起來很好，但在幾個開關週期內就會開始振盪。造成這種情況的原因有很多，例如負載電流、電壓和溫度的變化。主要原因是cascode的快速開關，尤其是在大電流時更容易發生，此時di/dt 和 dv/dt 的速度會更快。
圖 1 雙脈衝測試期間，兩個並聯的cascode進入持續並聯振盪狀態
儘管很複雜，但分析具有Kelvin源腳的兩個並聯cascode的工作情況仍然很有幫助，包括相關的電容和電感，如圖4所示。TO-247-3L和D2Pak-3L封裝沒有Kelvin源腳，這種情況將在後面討論。
圖 2 兩個並聯級聯在動態電流失配的情況下導通
如前所述，由於閾值電壓的變化，動態電流失配實際上幾乎是無法避免的，而且電路佈局的不對稱性可能會加劇這種情況。
在圖 2 中，我們可以想像有兩個cascode導通，左邊的cascode導通時間比右邊的稍早。左側cascode中的較大電流會導致左側源極電感兩端產生較高的電壓。在極端情況下，右側cascode的電流可能會暫時反向流動。無論情況如何，源極電壓失配會誘導電流流經Kelvin源連接，如圖4和圖5所示。
圖 3 頂部圖表：Kelvin源極電流遠遠超過閘極電流。中間和底部圖表：每個Cascode的 VGS 和 ID。
圖 3 顯示了兩個並聯 UF3SC120009K4S 帶電感負載硬開關導通的模擬結果。每個元件都有一個 680 pF 加 4.7 Ω 的漏極-源極緩衝電路（snubber）。一個 cascode 的 JFET 和 MOSFET 的閾值電壓比典型值低 10%，而另一個則比典型值高 10%，因此導致動態電流失配。
儘管這種情況可能發生，但機率較低。這裡沒有增加額外的Kelvin源阻抗。頂部圖表顯示的Kelvin源電流峰值遠遠超過cascode柵極電流。理想情況下，柵極電流和Kelvin源電流在幅度上應該是相等的（差分）。中間圖形中的cascode柵極-源極電壓顯示出異相振鈴，這是柵源電壓不平衡的一個典型特徵，在某些情況下會演變為持續的、破壞性的並聯振盪。圖5的底圖顯示了漏極電流的失配，這種失配最終導致了Kelvin源極電流的增大。動態電流失配會穩定在接近零的狀態。
源極和/或漏極電感不匹配也會導致動態失配。當這種情況與閾值電壓的隨機變化結合時，可能會隨機產生並聯振盪，尤其是在使用coscode電路時，因為JFET和MOSFET的閾值電壓變化都會導致動態電流失配。
一個看似簡單的解決方案是將所有柵極環路電阻移動到每個Kelvin源連接處，或者在使用不同的導通/關斷電阻時盡量這樣做，如圖6(b)所示。然而，這可能會導致持續振盪。
為什麼會這樣呢？增加Kelvin源電阻確實可以減少峰值Kelvin源電流。然而，考慮到進出cascode MOSFET閘漏電容的電荷是通過cascode的閘極電阻。閘極電阻越小，閘極電流峰值越高，MOSFET的dVDS/dt峰值越高，JFET的dVGS/dt峰值也就越高。此外，閘極電阻為MOSFET輸出電容 - 源極電感及其他LC諧振電路提供了阻尼。如果將所有閘極迴路電阻移到Kelvin源連接處，則會移除cascode MOSFET閘極的阻尼，加上閘極電流與Kelvin源電流之間的巨大不匹配，這些因素結合起來會導致振盪。
如何實現柵極阻尼最大化，同時最小化柵極電流與Kelvin源極電流的失配？首先，我們將每個cascode的柵極電阻保留在柵極連接中，而不是保留在Kelvin源極連接中。我們需要最大限度地提高每個柵極的阻尼，不應使用公共柵極電阻，見圖3(a)。將所有柵極電阻置於每個cascode柵極連接中，並根據使用者指南推薦的柵極電阻值進行初步測試。
其次，我們可以在柵極和Kelvin源極連接處添加共模電感（common-mode choke，CMC）或差分耦合電感，如圖 5（a）所示。這將使柵極和Kelvin源極電流大小更加匹配。實驗表明，在 10 MHz 頻率下，CMC 阻抗至少為 100 Ω（如 Pulse AWCU00453226223TT2 或 Bourns SRF4530A-220Y 或類似產品）時，可消除持續振盪。具體參數無需嚴格限定，特別是因為 CMC 對延遲時間沒有影響。
第三，並聯時必須安裝緩衝電路。除了降低開關壓擺率外，緩衝電路還能通過緩衝電阻抑制振鈴。因此，增加緩衝電路可大幅降低振盪的可能性。最後，盡可能依靠緩衝電路來設定開關速度，以最小化柵極電阻。這與直覺相反，但在《cascode 入門》中已有解釋。使用者手冊推薦的柵極電阻值為實現乾淨開關的最小值。並聯器件可以共用一個緩衝電路，或者每個 cascode 都有獨立的緩衝電路。重要的是保持佈局的對稱性，並使緩衝電路連接的電感最小化。
圖 4 並聯時應避免的事項
圖 5 建議的 Kelvin 源並聯方法
對於共模電感來說，布線是一項挑戰。而鐵氧體磁珠則非常小巧，更容易安裝在狹小的電路板佈局中，如圖 5(b) 所示。與 CMC 一樣，每個 Kelvin 源極和柵極連接中的鐵氧體磁珠都能避免振盪。但與 CMC 不同的是，鐵氧體磁珠會導致延遲時間明顯增加。推薦的阻抗範圍是在 100 MHz 下 70 到 400 Ω，如 Bourns MU2029-301Y。與添加 CMC 一樣，除了在柵極連接中使用常規的柵極電阻外，在 Kelvin 源極和柵極連接中使用鐵氧體磁珠也能防止振盪。
圖 6 建議的無 Kelvin 源並聯方法
⭐無Kelvin源引腳的元件
不帶Kelvin源引腳的元件也可以並聯。但一般來說，最好並聯帶有Kelvin源引腳的元件，因為這樣可以消除部分柵極驅動迴路中的負載電流，從而大幅降低柵極振鈴。在沒有Kelvin源引腳的情況下，建議在柵極和柵極驅動返回連接到每個cascode源時，都安裝一個鐵氧體磁珠，如圖6所示。此圖僅為概念圖。根據柵極驅動器的不同，在使用負關斷電壓時，柵極驅動迴流可能會連接到柵極驅動電源，而不是直接連接到柵極驅動器。
⭐其他設計技巧
如前所述，cascode 通常需要使用緩衝電路，並聯時尤其需要。漏極-源極緩衝電路可降低開關壓擺率，從而減少產生振盪的可能性。
直流母線電容和去耦電容必須靠近cascode，以盡量減少電感。建議在cascode旁邊安裝表面貼裝陶瓷電容（直流母線），並搭配使用大容量薄膜電容器和/或鋁電解電容（作為去耦電容）。對稱的電源佈局非常重要。當大電流（例如大於100 A）和高di/dt壓擺率時，磁場可能會“推動”相鄰元件及導體中的電流偏向一側，從而引發電流失衡及其他與噪聲相關的干擾問題。
靠近柵極驅動器及其電源的地方必須有足夠的旁路電容；此處電容不足會導致振盪。建議使用表面貼裝陶瓷電容器。
柵極的走線可以較長，而且由於我們處理的開關頻率一般不在MHz範圍內，因此即使走線的長度不同也不會有影響。不過柵極走線必須屏蔽，最好在相鄰的電路板層上設置電源層。切勿讓柵極走線跨越電源層邊界。
註：文章引用onsemi公眾號公開文章「被神秘的FS7『SiC JFET並聯的五大難題，破解方法終於來了！』」，原網站：SiC JFET並聯的五大難題，破解方法終於來了！
了解更多內容請造訪以上原網站及onsemi官方網站智慧電源與感測技術 | onsemi
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