SDRAM 技术发展历程
在讲 SDRAM 发展史之前先普及一个分类概念，从 RAM 说起，RAM（Random Access Memory）即随机存储器可分为两类，一类是动态随机存储器（Dynamic RAM，DRAM），另一类是静态随机存储器（Static RAM，SRAM）。由于 DRAM 具有结构简单、高集成度、低功耗、低制造成本等优点，被大量地应用在计算机内存中。
同样的，DRAM 又可根据工作原理中是否与系统时钟同步，分为同步动态随机存取存储器 SDRAM 和异步动态随机存取存储器 EDO DRAM。
其实，在 EDO DRAM 之前还出现了一种优于 DRAM 的 486 年代“新形式”，现在早已淡出人们的视野，它就是快速页面模式的动态随机存取存储器（Fast Page Mode DRAM，FPM DRAM），配置基本是 30 线 /72 线、5V 电压、带宽 32bit、基本速度 60ns 以上，典型时序是 6-3-3-3。
按照逻辑，我下面要说的就是 EDO DRAM 了。在上世纪九十年代出现的 586 电脑大家还记得不？就是后来被称为“奔腾”的那个，当时的 8M 内存配备的就是 72 线的 EDO DRAM，屏幕马赛克是如此地清晰可见。不过它也不是没有优点，在 FPM DRAM 的对比之下，EDO DRAM 的性能提升了 20%~40%，这得益于它的工作机制，即在输出一组数据时，同时进行下一组数据的预处理，也就是所谓的预处理机制。
再后来，就有了 SDRAM，对比前面的产品，无论从尺寸还是频率上，都有了质的飞跃，SDRAM 的历史从此开启。截至 2020 年初，SDRAM 大体上经历了 5 个主流发展阶段：SDRAM、DDR、DDR2、DDR3、DDR4、DDR5，而目前市场上大量使用的还是 DDR4，伴随着少量样片的面世，DDR5 的最终国际标准还在进一步制定之中。
内存的发展很大程度上是与 CPU 处理器捆绑式进步的，下面我们一代一代来理一下：
SDRAM
随着英特尔赛扬处理器和 AMD K6 处理器以及相关的主板芯片组的推出，EDO DRAM 的性能已经无法满足其需求，而得益于输入输出信号与系统外频同步的特性，以及存 64bit 的总线宽度正好和处理器的数据总线宽度对应所产生的便捷性，使得 SDRAM 很快取代了 EDO DRAM。值得一提的是，在这个迭代时期，由于英特尔和 AMD 的频率之争，CPU 处理器的外部总线频率迅速从 100MHz 上升为 133MHz，内存规范也跟着从 PC66 发展到 PC100、PCIII、PC133 以及不太成功的 PC600、PC700 和 PC800。
DDR
2000 年，在没有大幅增加生产成本的基础上（据悉，大概为 1.3 倍左右），DDR SDRAM（以下简称“DDR”）的速度是 SDRAM 的 2 倍，也就是双倍速率 SDRAM，DDR 之名由此得来。而为何 DDR 可以实现双倍速率呢？这是因为，DDR 采用了 DLL 延时锁定回路技术和一个数据滤波信号，使 DDR 控制器可进行有效、精确的数据定位。简单来说就是，DDR 在时钟的上升沿和下降沿都能够进行读数据，因此才能进行双倍速率工作。此外，由于 DDR 采用了的 SSTL2 标准的 2，5V 电压，低于 SDRAM 的 LVTTL 标准下的 3.3V 电压，因此功耗更低。
当然，技术之外，规范先行。这个时期内存规范从 PC133 发展到了支持 266MHz 带宽的 PC266、DDR333、DDR400 和用于超频方案的 DDR533 规范。
DDR2
随着 CPU 处理器前端总线带宽的不断提高和高速率局部总线的出现，DDR 的性能成了制约处理器性能的锁喉技术，因此 2003 年英特尔公布了 DDR2 SDRAM（以下简称“DDR2”）的开发计划。
相比于 DDR，DDR2 的最大亮点是降低了功耗，这得益于工作电压的降低，即从 2.5V 下降到 1.8V，同时提升了工作频率。要问提升了多少？DDR2 的工作频率大概是 DDR 的两倍，因为 DDR2 的预读取能力是 4bit，而 DDR 的存预读取能力是 2bit，也就是 2 倍的关系，这使得 DDR2 突破了 DDR 内存的 400MHz 的限制。其次，DDR2 采用了内外时钟不同的机制，具体来说内部时钟是外部时钟的 1/2，而 DDR 内外是相同的，这也解释了 DDR2 内存拥有 400、533、667MHz 等不同时钟频率，容量密度为 512MB 的原因。最后一点要说的就是 DDR2 舍弃了 TSOP，开启了内存 FBGA 封装之门，减少了寄生电容和阻抗匹配问题，增加了稳定性。
DDR3
2007 年，JEDEC 协会正式推出 DDR3 SDRAM（以下简称“DDR3”）规范，DDR3 开始走向舞台。
相比于 DDR2，得益于生产工艺的精进，DDR3 的工作电压从 1.8V 降到 1.5V 和 1.35V（DDR3L），进一步降低了功耗，减少了发热量，并采用了根据温度自动自刷新、局部自刷新等功能，在一定程度弥补了 DDR3 延迟时间较长的缺点。同时，DDR3 的速度从 800MHz 起跳，最高可以达到 1600MHz，几乎是 DDR2 的 2 倍速。这是怎么实现的呢？因为 DDR3 可以在 1 个时钟周期输出 8bit 的数据，而 DDR2 是 4bit，因此其单位时间内的数据传输量是 DDR2 的 2 倍。此外 DDR3 的预读取能力为 8bit，是 DDR2 的 2 倍，使得 DDR3 的内核工作频率仅有外部频率的 1/8。
DDR4
2014 年底，起跳频率为 2133MHz 的 DDR4 内存产品纷纷上市，这标志着 DDR4 时代的到来，截至今天，DDR4 仍旧占领着市场主流地位。
与 DDR3 相比，功耗方面，DDR4 的工作电压从 1.5V 降到 1.2V 和 1.05V（DDR4L），这意味着更省电，发热量更小了。速度方面，从 2133MHz 起跳，最高速度可达 4266MHz，接近 DDR3 的三倍。这是如何达到的呢？首先来讲讲传输机制，DDR4 除了可支持传统 SE 信号外，还引入了差分信号技术，换句话说，这是进化到了双向传输机制阶段；其次，DDR4 采用了点对点的设计，简化了内存模块的设计，更容易实现高频化；最后，DDR4 在采用了三维堆叠封装技术，增大了单位芯片的容量的同时，还采用了温度补偿自刷新、温度补偿自动刷新和数据总线倒置技术，在降低功耗方面起到了很好的效果。
英特尔和 AMD 的核战争越演愈烈，现在的台式机开始 6 核起跳，可以预见，马上内存的性能又将成为新的瓶颈。因此 JEDEC 协会早在 2017 年就开始和各大 SDRAM 厂商协作，着手起草 DDR5 标准，2018 年公布了 DDR5 技术规范草案，2019 年 2 月 19 日，JEDEC 又公布了 LPDDR5 的更新标准，不过至今还未推出正式版本。因此“DDR5 为何迟迟不普及？”的声音越来越多，这个我会在下面的章节中给大家解释的。我们现在还是先从技术的角度来看看 DDR5 到底有何不同？
DDR5 有什么技术新特性？
容量更大、速率更高、新功能、新特性的出现是 DDR5 SDRAM（以下简称“DDR5”）有别于 DDR4 最明显的进步。
什么是 DDR5？
打开百度百科，你会发现对于 DDR5 的描述十分“简陋”：“DDR5 是一种计算机内存规格”。这种定义没问题，却不具体，下面跟着与非网一起来深入了解一下吧。
DDR5 是第五代 DDR SDRAM 的简称，DDR SDRAM 是英文 Double Data Rate SDRAM 的缩写，中文译为双倍速率 SDRAM，而 SDRAM 又是 Synchronous Dynamic Random Access Memory 的缩写，译为同步动态随机存取存储器，同步对象是系统时钟频率。因此，组起来讲，DDR5 就是第五代双倍速率同步动态随机存取存储器的意思。
从字面上也不难发现 DDR5 与 SDRAM 是有血缘关系的，没错，准确的说 DDR5 是 SDRAM 的改进版第五代子嗣，而 DDR 的作用除了暂存 CPU 运算数据之外，还肩担着与硬盘等外部存储器交换数据的使命，因此不仅需要满足高速读写的要求，还需要拥有无限次读写的功能，当然了，无限次是个理论值，受限于材料等因素的影响，其寿命通常为十年以上。
表征篇
根据 JEDEC 推出的草案，容量方面，单颗 DDR5 的容量从 8Gb 到 64Gb；速率方面，DDR5 从 3.2Gbps 起跳，到 6.6Gbps，最高可扩展到 8.4Gbps，预取数据能力从 DDR4 的 8n 上升为 16n，突发数据长度变为 16；功耗方面，DDR5 的工作电压从 DDR4 的 1.2V 降低为 1.1V；此外，功能方面，DDR5 除了沿袭了激活、读写、预充电、刷新、自刷新、节电模式、ZQ 校准等基本功能外，还增加了不少新功能，或者说是新特性，这也是本章节中重点想要描述的。话不多说，跟着与非网盘起来：
技术分析篇
命令和地址信号共用 CA 总线
DDR5 是内存技术史上第一次将命令和地址信号合成一条 CA 总线，对比 DDR4 及以前的内存产品中命令和地址信号管脚的各自独立特性，DDR5 的解析方式有很大的区别。具体来说，DDR4 及以前的内存产品在工作时，在片选信号有效的前提下，上升沿来临时，DRAM 命令接收器将采样所有命令信号，来解析当前的命令，并根据需要采样地址信号来获取地址信息，这意味着所有操作可以在一个时钟周期完成。而 DDR5 由于采用了 CA 总线，很多命令需要两个时钟周期才能完成，及在第一个上升沿来临之时，先采样 CA 信号来解析命令，再在第二个上升沿来临之时，采样另一个 CA 信号来解析地址。
从表面上看，似乎这波操作是增加了解析的复杂性，说实在的，这也算是无奈之举。由于容量和速率的提高，地址信号数量也会增加，这个不难理解，就像工人多了，总要多提供几个宿舍一样。当然，还不止于此，你还要给工人提供更多的生活保障，映射到内存中来，考虑到高速传输的要求，DDR5 的内存模组中金手指的数量也会跟着 VDD 管脚的增加而增多，来满足最短电流返回路径的要求。大家试想一下，金手指一增多，是不是尺寸就要增加？这又违背了电子产品小型化的趋势定理，因此无奈之下选择了 CA 总线。于是原来的 300 多个金手指管脚需求一下缩减到了 14 个 CA 管脚，从此就可以很任性地与 DDR4 保持管脚数量和焊球数一致了。
2N 模式
什么是 2N 模式？不要想复杂了，其实就是为了匹配上面所说的需要连续两个周期才能完成的命令输入方式，因此采用 2N 模式控制位来确定具体的 CA 总线采样间隔。
增加判决反馈均衡器 DFE
为何要在 DQ 接收器中引入判决反馈均衡器 DFE？我们要牢记，只有出了问题才会要去解决问题，而在解决问题的过程中往往需要做一些增加、减少的变动。这里也不例外，当数据速率超过 3.2Gbps 后，码间串扰 ISI 就会加剧，信噪比的降低可能会导致 DRAM 焊球处的眼图完全闭合。而 DDR5 的最高数据速率可达 8.4Gbps，因此必须采取某种手段来解决这个问题，目前采用的方式就是增加某种均衡器来改善该眼图，比如 DDR5 规范草案中提出的由 1 个增益放大器、1 个 DFE 加法器、4 个 DQ slicer 和 1 个参数乘法器构成的四抽头 DFE。
低功耗
功耗一直是内存的性能重点，谁想要花钱买一个“热得快”啊。对于 DDR5 来说，它沿袭了很多 LPDDR4 的特性，比如将模式寄存器扩展到 256 个，增加模式寄存器读命令 MRR 和多用途命令 MPC，从而实现接口初始化、训练（划重点：读训练、读先导训练、CA 训练、片选训练、写训练 和 VrefCA 训练）、周期性校准等功能。
环回模式
同样是高速率惹的祸，才促使了环回模式的诞生，那为何不在功耗之前讲呢？这是由于环回模式主要应用于测试中，用来测试误码率，从而来判别接收器的性能好坏。学过软件的小伙伴都知道我们通常采用写 -》读的方式来测试接收器，但当速率高达 8.4Gbps 时，DRAM 内部的空间就会不够用，测试时间也会拉的很长。为了提高测试稳定性和测试效率，技术人员提出了一种环回模式，即允许 DDR5 将内存控制器或测试设备的驱动器发来的测试数据直接返回给其接收器，省去了单独读写的命令。但所有事情都是要付出代价的，增加 LBDQS（单端 DQS 信号）、LBDQ（DQ 信号）管脚和模式寄存器就是 DDR5 所需要付出的，前者用于环回模式下将接收到的数据返回到对端，后者用于控制将 DDR5 对应管脚收到的数据返回到发送端。
其他
介于篇幅的原因，此处没有将 DDR5 所有的新技术特性都列出来，比如片内 ECC、写模式命 令、DQS 内部振荡器等。若小伙伴们感兴趣，可在文末留言，或者自行查询 JEDEC 规范草案。
首先来回答一下“DDR5 为何迟迟未普及？”这个问题，说实在话，这个问题可能更多的是由等待更新换代的用户提出来的，因为他们正在为等新一代 DDR5 还是入手成熟的 DDR4 而忧愁。但是从内存的平均生命周期角度来看，目前这种样片测试成功、量产指日可待还是符合正常推陈出新的规律的。毕竟，建立一条完整的生产线价格不菲，有哪一家 SDRAM 厂家会在没有措不及防的内存战的情况下提前选择建造、启用新的生产线呢？那都是钱啊，如同摩尔定律的内推力量一样，资本家们可是会把每一代产品中的利润最大化后才会收手进入下一关卡的，因此跟着主核走才是最明智的。
其次，我们从市场总量的角度来看 DRAM 的行情，在内存市场跌跌不休一年之后，2019 年 3 季度似乎出现了拐点。根据集邦科技旗下的半导体研究中心 DRAMxchange 的 Q3 季度报告显示，虽然内存价格还在下滑，Q3 季度环比依然跌了将近 20%，但是内存产值达到了 154.5 亿美元，环比增长了 4.1%。这给我们传达了两方面的消息，一方面由于市场供给量大，推动价格不断走低；另一方面也说明了除了中美贸易战带来的加大备货以外，智能手机、服务器市场对内存的需求在加大。
而在 2019 年 12 月份以来，由于终端 ODM/OEM 厂、手机厂、系统厂的库存水位下降，买房开始扩大采购量，DRAM 价格出现了反弹回升的态势。据悉，目前 8Gb DDR4 标准版 DRAM 现货价已涨至 3.5 美元左右，1 月以来涨幅超过 10％，而 4Gb DDR4 标准版 DRAM 现货价涨至 2 美元以上，1 月以来涨幅已达 17％左右。
另就 DDR5 市场占有率方面，SK Hynix 预测，DDR5 模块的销量将在 2020 年占 RAM 市场的 25%，2021 年占 44%。但也有分析师表示尽管市面上已经有部分 DDR5 RDIMM 样品，但大规模使用将要到 2022 年底和 2023 年初才能实现。
最后，我们从市场分布的角度来看，制造商主要有三星、SK 海力士、美光以及中国台湾的南亚科技、华邦电子、力晶科技，中国大陆板块相对落后，不过随着第一座 300 毫米晶圆厂在合肥的建成和投产，长鑫存储将生产国产第一代 10nm 工艺级 8Gb DDR4 内存芯片，从此中国大陆即将告别无 DRAM 内存厂的时代，该晶圆厂每月产量为 20000 晶圆，到 2020 年第二季度产量将提升到 40000 晶圆 / 月，大概能占到全球内存产能的 3%。
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