- 前言:
- 為何需要做DDR模擬測試?
- 電子平台趨向於”低電壓、高速 “,加上操作情境複雜 ,需透過一套客觀的工具在事前做預判 ,以減少開發時間及降低開發成本
- 為何需要做DDR模擬測試?
- 高通DDR Si 報告內容介紹:
- 高通DDR Si主要提供coupling coefficient (耦合係數) 和 眼圖
- coupling coefficient (耦合係數)圖表:
- 高通DDR Si主要提供coupling coefficient (耦合係數) 和 眼圖
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- 眼圖
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- coupling coefficient (耦合係數)圖表主要因素
- PCB板走線間相互串擾程度
- 越往紅色表示影響越大
- 間隔需要增加
- PCB板走線間相互串擾程度
- 眼圖主要因素 (因高通提供多組線眼圖 ,無法看出何條line)
- PCB板走線長度、寬度、間隔
- 阻抗匹配、阻抗連續性
- 高通layout Guide 建議 ( Based on CLK : 760MHz )
-
Impedance
Metrics
Guidance
Diff Z0 CK field route
85 Ω +/-10%
Diff Z0 DQS field route
95 Ω +/-10%
SE Z0 DQ/DM field route
45 Ω +/-10%
SE Z0 CA/CS field route
50 Ω +/-10%
-
Length Match
Metrics
Guidance
Intra-pair QDS_t/c, CLK_t/c
+/-0. 5mm (3.6ps)
DQS0_t/c, DM0, DQ0[7:0]
2.5 mm (17.8ps)
DQS1_t/c, DM1, DQ1[7:0]
2.5 mm (17.8ps)
DQS2_t/c, DM2, DQ2[7:0]
2.5 mm (17.8ps)
DQS3_t/c, DM3, DQ3[7:0]
2.5 mm (17.8ps)
CK_t/c, CA[9:0], CSx_n, CKEx
2.5 mm (17.8ps)
CK_t/c to DQSx_t/c
+/-5mm (35.7ps)
-
Spacing
Metrics
Guidance
Lane to all other signals ( Field route )
2x
Lane to lane ( Field route )
2x
DQ lane to lane (BGA escape)
1x
CA lane to lane (BGA escape)
1x
-
- 範例 : ( CA line )
- 根據AIT_QCS405_SOM_WCN3999_pcb_08302020-2.pcb 的DDR報告 (04800899_Asian_Information_Technology_SB-QCS405_DDR_report-1)進行修改
- 產生AIT_QCS405_SOM_WCN3999_pcb_09182020-3.pcb 的DDR報告 (04833824_Asian_Information_Technology_SB-QCS405_DDR_report-4)
- CA 模測試報告
- 最後結論
- 此次案子在把CA走線間隔放寬至2 x後 ,改善了串擾問題
- 建議以高通承認過的part為主 ,再follow 高通的layout Guide可節省很多修改時間!
- 在此layout中 各層走線如下
- Layer2 : DATA and CLK+/-
- layer4 : CA and DQS+/-
