如何根據PDN(電源分佈網路)模擬報告來完善電源系統設計

• 前言:

      1. 為何需要做系統電源分佈網路(PDN)模擬測試

• 電子系統趨向於多組電源 ,加上操作情境複雜 ,需透過一套客觀的工具在事前做預判 ,以減少開發時間及降低開發成本.

      2. 內容根據AIT內部layout 高通QCS405的歷程及高通建議事項編寫 ,供其參考!

• PDN 報告表格內容介紹:
  • PDN主要分為直流(DC)路徑阻抗和頻率交流阻抗測試

                     => 直流(DC)路徑阻抗測試表:

                => 頻率交流阻抗測試表:

• • 直流(DC)路徑阻抗主要因素
    • 銅箔路徑的截面積 ,所以線寬是越寬越好 ,以下提供兩個網址供參考 :
  1. 計算式 : https://www.desmith.com/NMdS/Electronics/TraceWidth.html
  2. 參考表格式 : http://www.yu-tech.com.tw/edcontent.php?lang=tw&tb=5&id=14

   

  • 頻率交流阻抗主要因素
    • IC電源PIN與其相關GND PIN的回授阻抗/感抗
      1. 電源PIN VIA ,GND PIN VIA多
      2. Filter電容多,且要靠近電源PINs
      3. 電源PIN 經電容下地GND PIN的路徑短
    • 高通建議VIA打法:

                               

• 範例 :
  • 根據AIT_QCS405_SOM_WCN3999_pcb_09082020-2.pcb的PDN報告(AIT_QCS405_PDN_report_0914.pdf)進行修改
  • 產生AIT_QCS405_SOM_WCN3999_pcb_09142020-2.pcb的PDN報告(AIT_QCS405_PDN_report0917.pdf)

• PDN模測試報告

• 最後結論
  • 此次案子的電源佈線中 ,在直流部分 ,因事先計算線寬 ,所以沒遭遇到問題.
  • 目前正在根據高通協助的測試報告 ,針對AC部分持續修改中 ,雖然知道要多打VIA ,但深怕打爛PCB板或破壞了其他電源 ,

                     所以試著用最少的VIA來通過PDN測試.